5. 연산 증폭 회로

5. 연산 증폭 회로

(1) 연산 증폭기

① 연산 증폭기(operational amplifier) : 부궤환의 방법에 따라서 덧셈이나 적분등의 연산기능을 갖게 할 수 있는 고이득의 직류 증폭기.
② 차동 증폭기 : 2개의 입력 단자에 가해진 2개의 신호차를 증폭하여 출력으로 하는 회로.
③ 구성

단자의 예(μA 741)
전극 번호		역할
1	OS	오프셋 조정
2	V_i1	역상 입력
3	V_i2	동상 입력
4	-E	- 전원
5	OS	오프셋 조정
6	V_o	출력
7	+E	+ 전원
8	NC	접속 안 함

[1] 특성

-이상적인 연산 증폭기의 특징

① 이득이 무한대이다.(개루프)
② 입력 임피던스가 무한대이다.(개루프)
③ 대역폭이 무한대 이다.
④ 출력 임피던스가 0이다.
⑤ 낮은 전력 소비
⑥ 온도 및 전원 전압 변동에 따른 무영향
⑦ 오프셋(offset)이 0이다.
⑧ CMRR이 무한대이다.(차동증폭회로)
a. offset voltage : 입력 회로의 신호가 제로 임에도 불구하고 출력이 발생하는 경우, 이것을 조정하여 출력을 제로로 하기 위해 입력 단자에 가하는 전압.
b. CMRR(common mode rejection ratio, 동위상 신호제거비) = (차동이득)/(동위상이득)=A_d/A_c
CMRR =20log₁₀(A_d/A_c)[dB]

- 일반적인 연산 증폭기의 특징

① 증폭도가 대단히 큰 직류 증폭 회로이다. 보통 1만배 이상의 증폭도를 가지고 있다.
② 입력 임피던스가 대단히 크고, 출력 임피던스가 매우 작다.
③ 차동 증폭 회로로 되어 있다. - 출력 전압 V_o=A(V₂-V₁) (A : 증폭도)

[2] 기본 회로

① 동상 증폭 회로(비반전 연산증폭기)

a. 입력 전압 V_i는 동상 입력 단자에 가함.
b. 출력 V_o가 저항 R₂를 통해 역상 입력 단자에 접속되어, 음되먹임 증폭 회로를 구성됨.
c. 입력과 동상의 출력 전압이 얻어지는 증폭회로.
d. 증폭도 A=V_o/V_i=1+R₂/R₁

② 역상 증폭 회로(반전 연산증폭기)

a. 입력 전압 V_i는 역상 입력 단자에 가함.
b. 출력 V_o가 R₂를 통하여 역상 입력 단자에 접속되므로 음되먹임 증폭 회로가 구성됨.
c. 입력과 역상의 출력 전압이 얻어지는 증폭회로.
d. 증폭도 A=V_o/V_i=-R₂/R₁

(2) 연산 증폭 회로의 응용

[1] 부호 변환기

Z=Z_f이면 A=-1이 되므로 입력의 부호만 바뀌므로 부호 변환기가 된다.

[2] 배수기

반전 연산 증폭기에서 Z_f/Z=K 즉, 정의 실수라 하면 A=-K 가 되므로 배수기가 된다.

[3] 가산기

[4] 적분 연산기

[5] 미분 연산기

[6] DC 전압 플로워

입력의 2단자가 단락되어 있으므로 A=V_o/V_i=1이 되어서 출력전압이 입력전압을 그대로 따라서 변한다. 이 회로는 입력 임피던스가 높고 출력 임피던스가 낮아서, 구동 회로의 부하 효과를 막는 완충 증폭 회로(buffer)로 적합하다.

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